Resumen

GUZMAN, Ian Carlo; NIETO, Rubén Darío  y  BERNAL, Álvaro. Implementación en FPGA del algoritmo AES-128 en modos de operación no realimentados. Dyna rev.fac.nac.minas [online]. 2016, vol.83, n.198, pp.37-43. ISSN 0012-7353.  https://doi.org/10.15446/dyna.v83n198.55251.

En este artículo, presentamos una implementación hardware segmentada del algoritmo AES-128 en modos de operación no realimentados (ECB, CTR). La arquitectura fue implementada en la FPGA Virtex 5 de Xilinx. Dos modos de operación (ECB,CTR) para encriptación y desencriptación de acuerdo a uso de recursos, rendimiento y seguridad fueron comparados. Una frecuencia de reloj de 272.59Mhz para el proceso de encriptación ECB fue obtenida, la cual es equivalente a un rendimiento de 34.89 Gb/s. Además, una frecuencia de reloj de 199.48Mhz para el proceso de desencriptación, equivalente a un rendimiento de 25.5Gb/s fue obtenido. En el modo CTR, una frecuencia de reloj de 272.59Mhz. equivalente a un rendimiento de 34.89Gb/s fue obtenido.

Palabras clave : AES; G; ECB; CTR; Segmentado; Rendimiento.

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